数字电路 第四章 实用组合逻辑电路的分析与设计2

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DCSiA7D 1D 0D0CS2A 1A 0ADCSiADCSiADCSiA7D 1D 0D1CSDCSiADCSiA1-2 线译码器 0Y1Y0A3A将 8 1 RAM 扩展成 16 8 电路设计 RAM 位数的扩展  8 1 RAM 如图所示,试将其扩成 8 8 RAM。 DCS0A1A2ADCS0A1A2ADCS0A1A2A7D 1D 0DCS2A 1A 0A电路设计 并行数据比较器  试用 2 块 4 位数据比较器和门电路,实现 8 位数据并行比较。 CT54LS85 3A 3B 2A 2B 1A 1B 0A 0BBABABACT54LS85 3A 3B 2A 2B 1A 1B 0A 0BBABABABAFBAF BAF3A 3B 2A 2B 1A 1B 0A 0B7A 7B 6A 6B 5A 5B14A 4BBAFBAF BAF1≥1 ≥1 BAFBAF BAF解题关键对与门、或门的灵活运用 桶状移位器的应用 计算乘法  对于二进制数, 0000 0110对其左边以 0 补充, 将其左移 1 位,  注意乘以 时,左边至少补充 个 0。 00110000 01102 将其左移 2 位, 00011000 01102 2 n2 n 计算机计算乘法时,通常将其拆成乘以 的积的和 n2AAAA  4813电路设计 4 位桶状移位器  提示 2使用加法器实现移位 数据选择器 数据分配器 0D1D2D3D0Y1Y2Y3YY D1A 0A2 FA1A0A1B0B1S0S1B 0B1C位。输出左移时, 00001 BB位。输出左移时, 10101 BB位。输出左移时, 21001 BB位。输出左移时, 31101 BB电路设计 4 位桶状移位器  设计一个电路,它可以将 4 位输入 直接从输出端 输出,也可以将输入左移 1 位输出(即 ),或左移 2 位、 3 位输出。 0123 DDDD 0123 YYYY30120123 DDDDYYYY  提示 1使用数据分配器和数据选择器实现输出 数据选择器 数据分配器 0D1D2D3D0Y1Y2Y3Y1A 0AY D电路设计 检验血型匹配问题电路使用与或非门实现 1 1 1 1 1 1 1 1 1 01AA01BB00 01 11 10 00 01 11 10 F1 1 1 1 1 1 1 01AA01BB00 01 11 10 00 01 11 10 F1100 BABAF 1100 BABAF 1A 0A1B 0B1 1 ≥1 F01010110 BBBAAABAF 电路设计 检验血型匹配问题电路使用与非门实现 1A 0A1A 0A 1B 0B1 1 F电路设计 检验血型匹配问题电路使用与非门实现  设计一个检验献血者和受血者的血型是否匹配的电路,要求当献血者的血型与受血者的血型相溶时,指示灯 F 亮;否则不亮。  以 组合 00 表示 O 型, 01 表示 A 型, 10 表示 B 型 , 11 表示 AB 型 。 01AA01BB00 01 11 10 00 01 11 10 1 1 1 1 1 1 1 1 1 献血者 受血者 F01010110 BBBAAABAF  01010110 BBBAAABA 奇偶检测电路 检查数据传输是否有误  奇偶校验码可以用“异或”门产生 1I0I3I2I5I4I7I6I8IY1I0I3I2I5I4I7I6I8IY传输通道奇偶码 0 或 1 并行进位加法器 算术逻辑运算单元( ALU) FA FA 进位门 1C0A 0B0S1SFA 进位门 2S0C1C1A 1B2A 2B进位门 2CFA 3S3A 3B进 位 门 3C并行进位加法器 算术逻辑运算单元( ALU)  并行进位加法器采用“超前进位”技术  进位由“进位门”产生  “进位门”是一块组合电路,它可以根据现有的输入计算出各位的进位 01230123 BBBB AAAA1C0C1C2C3C形成的条件0C形成的条件1C 111,1,10000为,同时个为有同时为CBABA100000  CBABAC则 ,, 1000  CBAF111,1,01111为,同时个为有同时为CBABA011111 CBABAC 则,,,, 100111  CBABAF,,,,,,,,,,,,,,10011223323100112222CBABABABAFCCBABABAFC由此推导出][ 100001111  CBABABABA串行进位加法器 基本加法器 Σ CO CI Σ CO CI Σ CO CI Σ CO CI 3C2A 2B 1A 1B2C 1C 0C 1C3S2S 1S0S03FA 2FA 1FA 0FA3A 3B 0A 0B4 FA 4 FA 3A 3B 2A 2B 1A 1B 0A 0B7A 7B 6A 6B 5A 5B 4A 4B3D 2D 1D 0D7D 6D 5D 4D1C 03C7C运算速度太慢 矩阵式译码器 大容量存储器的地址系统 0CS1CS2CS3CS4CS5CS6CS7CS8CS9CS10CS11CS12CS13CS14CS15CS2 –4 线译码器 1Y0Y3Y1Y1A0A2 – 4 线译码器 1Y0Y 3Y2Y1A0A1A0A 3A2A第 1 级译码 第 2 级译码 线译码器 小容量存储器的地址系统 4-16 线译码器 3A 2A 1A 0A 已有的 RAM 芯片的地址位数为 4 位,要实现 8 位寻址,试用译码器进行扩展。 16 8 RAM 3A 2A 1A 0A15Y 1Y 0Y7Y 0Y16 8 RAM 3A 2A 1A 0A7Y 0YCSCS16 8 RAM 3A 2A 1A 0A7Y 0YCS数 据 总 线 3A 2A 1A 0A7A 6A 5A 4A问题当需要实现 16 位寻址、 32 位寻址时,需要多少线的译码器 云南大学软件学院 张艳 2003-8-01 Yan Zhang, School of Software , Yunnan University 第四章 实用组合逻辑电路的分析与设计
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